引言

激光/微光距离选通成像是目前水下探测、恶劣天气下目标探测、遥感探测中较为有效的途径^[1-4]。像增强器是实现激光/微光距离选通成像的关键部件之一。一般地，激光/微光距离选通成像系统中的同步触发信号为低电压信号^[5]，而对于像增强器，为保证其阴极能够正常工作通常需要上百伏特的高压来驱动。这就需要采用阴极选通电路作为中间部件，根据激光器的同步触发信号对像增强器阴极进行控制，实现距离选通门的功能^[6-7]。因此，阴极选通电路的开关速度将直接影响像增强器阴极的开启速度，进而影响距离选通成像系统的性能^[8]。

目前产生脉冲的主流方法主要有2种：一种方法是采用模拟器件特性产生脉冲^[9-10]，利用诸如隧道二极管，阶跃恢复二极管，雪崩晶体管等半导体特性设计脉冲产生电路，此类电路结构相对简单，但存在脉冲宽度等参数不易调节或调节范围有限等缺点^[11-12]；另一种方法是采用数字逻辑门电路的组合实现窄脉冲，可根据设计需要，灵活组合高速的逻辑门电路单元，产生窄脉冲，这种电路的脉冲参数可以根据需要来配置外围电路参数，缺点是门逻辑电路结构相对较为复杂，并且产生信号幅度较小，需要后级电路进行放大。

本文以数字逻辑门脉冲电路为思路，提出了一种利用高速门电路的逻辑组合提升阴极开启/关闭速度的阴极高重频选通电路。输出级以金属氧化物半导体场效应晶体管(MOSFET)推挽电路为基础，采取分阶段、分级驱动的策略，利用高速逻辑门、触发器搭建逻辑输出，控制中间级驱动电路产生3路阶段性驱动信号，提高输出级驱动电路导通/关闭速度，达到加速像增强器阴极开关速度的目的。

1   像增强器阴极选通信号需求分析

1.1   脉冲电压需求分析

像增强器在选通成像系统中主要起到2个作用：1) 光增强　利用光电转换，光电倍增将微弱的光信号放大成千上万倍；2) 光快门　利用真空光电子易于被电子透镜偏转、聚焦和加速的特点，实现对瞬态过程的记录^[13]。像增强器结构如图1所示，包括光电阴极、微通道板(MCP)和荧光屏。阴极选通电路输出信号主要作用于像增强器的光电阴极，控制像增强器工作在开启与关闭2种模式下，与高速成像系统的快门功能相似。

图  1  像增强器结构

Figure  1.  Structure diagram of image intensifier

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对于二代/超二代像增强器，其最佳工作状态时光电阴极与微通道板输入端的电压需要达到−200 V，光电阴极光电转换发射出的电子受到电场力的作用，到达微通道板并产生光电倍增效应，像增强器开始工作。当像增强器的光电阴极与微通道板输入端为正压时，微通道板的电子被电场力束缚，无法向后发射，像增强器处于停止工作的状态。为使像增强器阴极快速阻断电子的移动，本文采用+50 V作为像增强器阴极的关闭电压。上述分析可知，像增强器阴极选通信号为−200 V到+50 V的脉冲信号，如图2所示。

图  2  阴极选通信号需求

Figure  2.  Demand diagram for cathode gating signal

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1.2   脉冲时间需求分析

根据激光/微光距离选通成像系统输出信号关系：

其中：${P_M}$为激光脉冲功率(W)；$\tau $为激光脉冲宽度(s)；$f$为激光/探测器重复频率(Hz)；$S$为探测器(像增强器光电阴极)灵敏度(A/W)；$G$为系统增益。由 (1) 式可知，激光/探测器重复频率越高，其他条件不变的情况下，选通成像系统的信号输出越强。选通成像系统距离判定最小误差为

其中：$c$为激光在水中的传播速度；$\tau $为脉冲宽度。即脉冲宽度越窄，选通成像系统的测距误差越小。

综合上述分析，阴极选通信号的重复频率应与激光脉冲信号一致，最小脉冲宽度尽可能窄，边沿时间尽可能短，通常为ns级^[14]。

2   分阶段加速原理

为了让阴极选通电路正负电压尽可能满幅值地输出，输出级驱动采用MOSFET推挽结构的电路。MOSFET因制造工艺的原因存在极间寄生电容^[15]。通常将MOSFET等效为如图3所示的电路模型，这些寄生电容是主导MOSFET开关动作的主导因素。MOSFET生产厂商通常提供的参数是输入电容${C_{{\rm{iss}}}}$，输出电容${C_{{\rm{oss}}}}$和反馈电容${C_{{\rm{rss}}}}$，与极间电容的关系为

图  3  MOSFET等效电路

Figure  3.  Equivalent circuit diagram of MOSFET

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MOSFET在开启时，栅极开始向电容${C_{{\rm{gs}}}}$ 充电，栅源电压逐步超过阈值电压，MOSFET进入导通状态。假设，栅极上升电压为${V_{\rm{g}}}$，上升所用时间为${t_{\rm{r}}}$，此时，栅极所需要的驱动电流为

由于${C_{{\rm{gd}}}}$ 的存在，栅漏电容在MOSFET导通时快速放电，栅极电流逐渐发生转移，源漏电容${C_{{\rm{gd}}}}$的上端电压下降了${V_{{\rm{DD}}}} - {V_{{\rm{DS}}({\rm{on}})}}$，其下端电压上升了${V_{\rm{g}}}$，此时所需的电流为

栅极总电流为$ {I_{{\rm{gs}}}} $与$ {I_{{\rm{gd}}}} $两个电流的和：

由于$ I{}_{{\rm{gd}}} $对栅极电流的分流，使得栅源电容${C_{{\rm{gs}}}}$的电压上升变缓，产生米勒效应，这时漏极电压开始变化。一旦漏极电压完成转换，${C_{{\rm{gd}}}}$不再有电流流过，至此MOSFET完全开启。同样，MOSFET关闭时，${C_{{\rm{gs}}}}$通过外部驱动电路放电，${C_{{\rm{gd}}}}$通过上升的漏极电压与栅极允许的电流进行充电。充电结束后，栅极电压继续下降到阈值电压以下，MOSFET完全关闭。正是由于栅漏电容${C_{{\rm{gd}}}}$的充放电过程延缓了栅源间电容${C_{{\rm{gs}}}}$的变化，使得MOSFET的通断速度变慢。

针对MOSFET的开关特性，采取阶段加速的策略，将整个驱动过程分为3个阶段：加速开启阶段，信号保持阶段，加速关断阶段。加速开启阶段采用较高幅值的脉冲驱动，利用瞬时快边沿的脉冲给栅极电容快速充电，让MOSFET的导通时间降低。但是瞬时的脉冲信号过后无法持续保持栅极电容的电荷。在加速开启阶段结束后，栅极电荷会缓慢放电，从而影响源漏之间的阻抗，使得输出无法保持。本文在信号保持阶段采用与触发信号相同逻辑的信号让MOSFET持续导通，保持输出信号的幅度不变。在MOSFET对管交替的阶段，预关MOSFET采取加速关断的策略，使栅极电位迅速拉回到之前的状态，经过一个死区时间后，预开MOSFET加速导通，继续按照以上的加速策略进行MOSFET的交替导通。为保证上升边沿时间与下降边沿时间尽可能相近，最后一级输出采用一对参数相匹配的MOSFET对管，栅极采用电容耦合，MOSFET源极串联一个稳压二极管，有利于MOSFET尽快进入导通状态，如图4所示。

图  4  输出级驱动电路

Figure  4.  Diagram of output-stage drive circuit

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3   驱动逻辑电路设计

3.1   时间偏置电路单元

为实现MOSFET多信号的逻辑顺序控制，设计使用如图5所示的时间偏置电路单元。利用高速D触发器自身的触发延时与一个一阶RC电路延时，获得窄脉冲输出。

图  5  D触发器时间偏置电路单元原理图

Figure  5.  Schematic diagram of time bias circuit unit of D flip-flop

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窄脉冲宽度与偏置时间可按公式(9)、(10)进行计算：

其中：${t_{{\rm{d}}({\rm{clr}} \to {\rm{Q}}/\bar {\rm{Q}})}}$为D触发器的清除信号引发$ {\rm{Q}}/\bar {\rm{Q}} $改变的延迟时间；${t_{{\rm{d}}({\rm{clk}} \to {\rm{Q}}/\bar {\rm{Q}})}}$为D触发器的时钟信号引发$ {\rm{Q}}/\bar {\rm{Q}} $信号改变的延迟时间；$\tau $为RC电路的时间常数；${V_t}$ 为D触发器电平翻转所需的阈值电压；${V_u}$ 为D触发器供电电压。图6所示为不同RC配置下D触发器不同宽度的脉冲输出。

图  6  D触发器时间偏置电路单元仿真

Figure  6.  Simulation of time bias circuit unit of D flip-flop

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利用多级D触发器时间偏置电路输出、时钟引脚级联，将前一级D触发器的输出边沿作为下一级D触发器触发边沿，可通过配置前一级外围RC充放电路的时间$\tau $来调整窄脉冲宽度，即改变窄脉冲后边沿的触发时间来调控后一级的偏置时间，最终得到ns级的时间偏置控制。如图7所示，为2级D触发器时间偏置电路级联后的偏置输出。

图  7  D触发器时间偏置电路2级级联偏置仿真

Figure  7.  Simulation diagram of two-stage cascaded bias of D flip-flop time bias circuit

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3.2   死区时间控制

MOSFET推挽电路的驱动信号设计中要尽量避免2个MOSFET同时导通的情况，防止MOSFET因瞬时的大电流损坏。这就需要在2个MOSFET交替导通过程中引入对死区时间的控制。由于本文在中间级与输出级均采用MOSFET对管结构，都需要注意对死区时间的控制。死区时间控制单元电路如图8所示。U1的作用是利用时间偏置将一级驱动MOSFET对管的时钟触发边沿分离。如图9所示，为一次MOSFET交替的控制时序图。即U2输出的上升边沿触发短暂的NMOS开启信号，在NMOS关闭后采取ns级延时，待栅极的电荷泄放完毕，源漏通道夹断后，用延时结束后的信号边沿触发对管PMOS导通的控制信号，开启对管PMOS，如此反复做双MOSFET交替导通。

图  8  死区时间控制单元电路

Figure  8.  Circuit diagram of dead time control unit

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图  9  死区时间时序逻辑

Figure  9.  Diagram of dead time sequential logic

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3.3   最小脉宽微调

考虑到使用环境的不同，光阴极输出端等效负载会有较大的变化，对最小脉冲有一定的影响。本文利用微调电容器做触发时间的补偿修正如图10所示。通过调整时间偏置脉冲A的触发时间，在与偏置信号与非运算后作为NMOSFET的触发信号。通过调整微调电容，可以对输出级驱动NMOS加速开启的偏置时间进行ns级的微调，如图11所示。

图  10  最小脉宽微调电路

Figure  10.  Diagram of minimum pulse width trimming circuit

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图  11  最小脉宽微调的时序逻辑

Figure  11.  Diagram of sequential logic of minimum pulse width trimming

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3.4   分阶段加速的逻辑设计

在逻辑设计上，采用3个阶段、两级加速的驱动逻辑，如图12所示。触发信号通过高速逻辑门构成的时间偏置电路，分为3路子信号。一路子信号经一级驱动后，将电平偏移驱动输出端MOSFET，作为保持输出端MOSFET栅极电压的保持信号。一路子信号通过门电路分NMOS驱动、PMOS驱动2路进行边沿匹配，经过死区时间控制电路与最小脉宽控制电路进行中间级驱动，作为输出级驱动MOSFET加速开启的驱动信号。最后一路子信号通过边沿匹配，在主信号的下降过程中产生一个脉冲，加速输出级驱动MOSFET栅极的电荷释放。以触发信号的上升边沿为时间基准，驱动控制逻辑顺序为加速N管关闭，加速P管导通，信号保持，触发信号下降边沿亦然。

图  12  驱动逻辑框图

Figure  12.  Block diagram of drive logic

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部分驱动逻辑如图13所示，信号1/ 信号2为保持信号，信号3、信号4组成N管的加速脉冲，信号5、信号6组成P管的加速脉冲，信号7、信号8分别为PMOS与NMOS的加速关断信号。加速关断信号需置于交替管开启之前并保持一定时间，以避免2个MOSFET同时导通的情况。

图  13  部分驱动逻辑

Figure  13.  Diagram of partial drive logic

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4   MOSFET电路设计

4.1   MOSFET加速导通电路

为了加速MOSFET栅源电容的充电过程，最大限度地达到MOSFET最快的导通速度，加速导通阶段的栅极采用50 V驱动。为了让输出级驱动MOSFET快速的通过线性区，同样采用MOSFET推挽电路的方式，获得快边沿脉冲，如图14所示。信号5首先到达NMOS栅极，NMOS导通，P-G电位迅速拉至0 V。经过一个死区时间后，信号6到达PMOS栅极，PMOS导通，P-G电位迅速拉升至50 V，输出级驱动PMOS的栅极P-G接收到如图15所示的加速脉冲，中间级驱动完成上升沿加速过程。下降沿加速过程与加速过程相似，信号4使Q4先行导通，使N-G电位上升至50 V，经过一个死区时间，信号3使Q3导通，N-G拉至0 V，中间级驱动完成下降沿加速过程。

图  14  加速导通(一级驱动)电路

Figure  14.  Accelerated conduction (primary drive) circuit

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图  15  加速导通驱动信号

Figure  15.  Accelerated conduction drive signal

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4.2   MOSFET信号保持电路

瞬时较高幅值的加速信号能够使MOSFET更加快速地导通，获得更加陡峭的上升边沿。但是随着加速信号结束，MOSFET栅极电容开始放电，MOSFET会趋于关闭，这时的输出电压无法保持。为使电平更加平稳，在MOSFET加速导通阶段后采用保持信号作为衔接，保证加速阶段信号的完整性，如图16所示。信号1与信号2为原触发信号经过ns级延时的触发信号。

图  16  信号保持(一级驱动)电路

Figure  16.  Signal holding (primary drive) circuit

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4.3   MOSFET加速关闭电路

NMOSFET与PMOSFET交替过程中，应注意避免MOSFET双开，否则瞬时的大电流会使MOSFET发热，甚至损坏MOS器件。若只采用电阻回路放电的方式，其边沿时间较长，容易与匹配管的加速开启阶段相冲突，引起短时间内的MOSFET同时导通。故在MOSFET关断时刻，采用加速关断电路，利用MOSFET的开关特性，迅速连通电荷泄放回路，将MOSFET栅极的电位瞬间拉至源极电位，加速输出级MOSFET关断，如图17所示。

图  17  加速关断(一级驱动)电路

Figure  17.  Accelerated shutdown (primary drive) circuit

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5   电路板级验证

因本文设计中的驱动逻辑信号较多，在控制板的电路板设计中采用4层板设计，自顶向底为信号层、GND层、电源层、信号层，如图18(a)所示。控制板的底部通过接插件与电源板相连接。电源板为双层板设计，可提供+50 V与−200 V两个电压，如图18(b)。为避免选通电路在工作中受到外界环境的影响，也防止人体静电损坏MOSFET，将2块电路板组装后封进如图18(c)所示的金属壳内进行测试。

图  18  硬件设计

Figure  18.  Hardware design

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测试平台采用安捷伦MSO8104A型示波器进行波形参数的测量，采用安捷伦33250A型信号发生器作为脉冲触发源，使用直流稳压源提供模块所需的直流电压，如图19所示。通过测试，如图20所示测得仅使用一路保持信号驱动输出的阴极上升信号，上升边沿达到了μs级。图21是在图20栅极控制电压幅值不变的基础上，利用提出的加速驱动电路输出的阴极上升信号与下降信号，上升下降沿均达到了2 ns，边沿时间提升明显。

图  19  测试平台

Figure  19.  Test platform

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图  20  加速前的上升边沿

Figure  20.  Diagram of rising edge before acceleration

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图  21  加速后的上升边沿

Figure  21.  Diagram of rising edge after acceleration

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将信号发生器设置为最小脉宽，本文设计的选通电路输出3.7 ns，幅值为+50/−200 V的脉冲，如图22所示。对阴极选通电路高重频性能进行测试，在350 kHz下，电路输出的波形仍能保持完整，如图23所示。将示波器调整为叠加模式对波形抖动进行测试，可以看到脉冲抖动RMS约为0.1 ns左右，电路输出较为稳定，如图24所示。

图  22  最小脉冲宽度输出

Figure  22.  Diagram of minimum pulse width output

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图  23  选通电路高重频测试

Figure  23.  Diagram of high repetition frequency test for gating circuit

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图  24  波形抖动测试

Figure  24.  Diagram of waveform jitter test

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6   结论

本文以MOSFET推挽电路为基础，提出一种利用分阶段、多级加速工作的阴极高重频选通电路。经试验测试，本文研制的样机可提供+50 V/−200 V的阴极关闭/开启电压，实现0～350 kHz的重复频率，0～100%的占空比调整，3.7 ns的最小脉冲宽度，脉冲输出延时时间抖动约0.1 ns。利用时间偏置电路单元相互级联产生2级驱动信号，分3个阶段对模块的输出级驱动MOSFET的开启与关闭过程进行加速，这对于提升高速高压选通电源的最小脉冲宽度性能、最高工作重复频率以及降低器件功率损耗具有重要的指导意义。目前，英国Photek公司与法国PHOTONIS已推出相关产品，通过与Photek公司最新同类产品GM300-N的指标进行比较，本文设计除迸发模式工作频率略低于该进口产品，在脉冲边沿时间、最小脉冲宽度、幅值输出、脉冲重复频率等其余指标上基本与该进口产品处于同一水平，可作为该产品在相关领域中的国产化替代。国内也有机构在进行相关样机的研制，相比之下本文的设计在缩短脉冲边沿时间、实现更小脉宽等方面具有一定优势。